累了

晚上终于把我的某个模块的verilog代码充实到了一千一百多行，看着进度条上那个窄窄的滑杆就十分的崩溃。其中确信完全正确的也就是四五百行的样子，天知道要想都调试完需要多长时间。

下午寻找某仿真器软件，结果发现系服务器宕机了。唉。

从毕设开始我就没有拿到过关于我这一部分的全部功能特性的逻辑完整说明，所以常常出现做着做着被告知需要添加某功能，实在是不爽啊。得到的启示是作为一个项目的管理者，事前对于各个部分具体功能的准确划分并为不同人员的工作拟定清晰且易维护的接口是非常关键的。

在我被折腾的相当疲惫的时候还有心思总结项目执行的注意事项……唉……我真是神奇>_<

确实累了，好消息总是那么的短暂，麻烦却是层出不穷。但愿明天多点好消息，明晚就得总结了。没力气码更多的字了，睡觉去……

PS: 推荐一本verilog的好书《精通Verilog HDL：IC设计核心技术实例详解》，作者简弘伦，电子工业出版社。